[单选题]不完整的IF语句，其综合结果可实现（）。A . 时序逻辑电路B . 组合逻辑电路C . 双向电路D . 三态控制电路
[单选题]QuartusII的设计文件不能直接保存在（）。A . 系统默认路径B . 硬盘根目录C . 项目文件夹D . 用户自定义工程目录
[单选题]IP核在EDA技术和开发中具有十分重要的地位提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为（）。A . 软IPB . 固IPC . 硬IPD . 全对
[单选题]嵌套的IF语句，其综合结果可实现（）。A . 条件相与的逻辑B . 条件相或的逻辑C . 条件相异或的逻辑D . 三态控制电路
[单选题]下列状态机的状态编码，方式有“输出速度快、难以有效控制非法状态出现”这个特点。（）A .状态位直接输出型编码B .一位热码编码C .顺序编码D .格雷编码
[问答题] 用VHDL/VeilogHDL语言开发可编程逻辑电路的完整流程。
[单选题]基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是（）。A . ①②③④B . ②①④③C . ④③②①D . ②④③①
[填空题] 以EDA方式设计实现的电路设计文件，最终可以编程下到（）和（）芯片中，完成硬件设计和验证。
[单选题]在EDA工具中，能完成在目标系统器件上布局布线软件称为（）。A . 仿真器B . 综合器C . 适配器D . 下载器
[单选题]在VHDL中（）不能将信息带出对它定义的当前设计单元。A . 信号B . 常量C . 数据D . 变量
[单选题]仿真是对电路设计的一种（）检测方法．A . 直接的B . 间接的C . 同步的D . 异步的
[单选题]综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中（）是错误的。A . 综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件B . 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束C . 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的D . 综合是纯软件的转换过程，与器件硬件结构无关
[填空题] MAX+PLUS的文本文件类型是（）.（）。
[填空题] 一般把EDA技术的发展分为（）、（）和（）三个阶段。
[单选题]大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过（）实现其逻辑功能。A . 可编程乘积项逻辑B . 查找表（LUT）C . 输入缓冲D . 输出缓冲
[问答题] 结构体的三种描述方式。
[填空题] VHDL的数据对象包括（）、（）和（），它们是用来存放各种类型数据的容器。
[单选题]执行QuartusII的（）命令，可以对设计电路进行功能仿真或者时序仿真．A . CreateDefaultSymbolB . StartSimulationC . CompilerD.TimingAnalyzer
[填空题] EDA设计输入主要包括（）、（）和（）。
[填空题] 图形文件设计结束后一定要通过（），检查设计文件是否正确。
[单选题]IP核在EDA技术和开发中占有很重要的地位，提供VHD、L硬件描述语言功能块，但不涉及实现该功能模块的具体电路的IP核为（）。A .硬件IPB .固件IPC .软件IPD .都不是
[填空题] 时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为功能（）。
[单选题]状态机编码方式中，其中（）占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。A . 一位热码编码B . 顺序编码C . 状态位直接输出型编码D . 格雷码编码
[单选题]建立设计项目的菜单是（）A . “File”“New”B . “Project”“NewProjectWizard”C . “File”“NewProjectWizard”
[单选题]IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于固IP的正确描述为（）.A . 提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路B . 提供设计的最总产品——模型库C . 以可执行文件的形式提交用户，完成了综合的功能块D . 都不是
[单选题]电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）下列方法中（）不属于面积优化。A . 流水线设计B . 资源共享C . 逻辑优化D . 串行化
[填空题] 在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在（）为设计建立一个工程目录。