用VERILOG或VHDL写一段代码，实现10进制计数器。（未知）

[主观题]用VERILOG或VHDL写一段代码，实现消除一个glitch。（未知）

[主观题]数字电路设计当然必问Verilog/VHDL，如设计计数器。（未知）

[主观题]用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。（飞利浦－大唐笔试）

[多选题] 用集成计数器设计n进制计数器时，一般采用（）。A .置最小数法B .反馈复位法C .反馈预置D . D.时钟禁止

[单选题]把一个五进制计数器与一个四进制计数器串联可得到（）进制计数器。A .4B .5C .9D . D.20

[问答题] 用VHDL或VERILOG、ABLE描述8位D触发器逻辑

[单选题]用集成计数器设计n进制计数器时，不宜采用（）方法。A . 置最小数B . 反馈复位C . 反馈预置D . 时钟禁止

[判断题] N进制计数器可以实现N分频。A . 正确B . 错误

[单选题]用复位法或预置数法构成的单片“任意”进制计数器，级联后构成M进制计数器的方法称为什么？( )A.级联复位法B.预置数法C.复位级联法

[单选题]用复位法或预置数法构成的单片“任意”进制计数器，级联后构成M进制计数器的方法称为什么？( )A.级联复位法B.预置数法C.复位级联法